自动控制网移动版

       在20世纪八十年代，联合测试行动小组（JTAG，Joint Test Action Group）开发了IEEE1149.1(JTAG)边界扫描测试技术规范。该规范提供了有效的测试引线间隔致密的电路板上的集成电路芯片的能力，主要用于芯片测试和配置等功能。大多数的FPGA厂家遵守IEEE规范，并为输入引脚、输出引脚和专用配置引脚提供边界扫描测试能力。
        JTAG最初用于芯片功能的测试，其工作原理是在器件内部定义一个测试访问端口(Test Access Port，TAP)，通过专用的JTAG测试工具对内部节点进行测试和调试。TAP是一个通用的端口，外部控制器通过TAP可以访问芯片提供的所有数据寄存器和指令寄存器。现在JTAG接口还常用于芯片的在线配置，对PLD、Flash等器件进行配置。为了完成系统的调试，任何原型系统都支持JTAG配置方式，因而JTAG配置也就成为最广泛支持的配置方式。不同厂商和不同型号的绝大部分FPGA芯片都支持JTAG配置方式。
        JTAG边界扫描测试是一种可测试结构技术，它采用集成电路的内部外围所谓的“电子引脚”（边界）模拟传统的在线测试的物理引脚，对器件内部进行扫描测试，JTAG接口由4个必需的信号，以及1个可选信号构成。它是在芯片的I/O端上增加移位寄存器，把这些寄存器连接起来，加上时钟复位、测试方式选择以及扫描输入和输出端口，而形成边界扫描通道。边界扫描结构如图所示。

图 边界扫描结构

该方法提供了一个串行扫描路径，它能捕获器件核心逻辑的内容，或者遵守IEEE规范的器件之间的引脚连接。IEEE 1149.1 标准规定了一个四线串行接口(TDI、TD0、TMS和TCK)，及第五条线TRST是可选的，该接口称作测试访问端口 (TAP)，用于访问复杂的集成电路 (IC)，例如微处理器、DSP、ASIC 和 CPLD 等。边界扫描IO引脚功能如表9.1所示。在TDI(测试数据输入)引线上输入到芯片中的数据存储在指令寄存器中或一个数据寄存器中。串行数据从 TDO(测试数据输出)引线上输出。边界扫描逻辑由TCK(测试时钟)上的信号计时，而且TMS(测试模式选择)信号控制驱动 TAP 控制器的状态。 TRST*(测试重置)是可选项，可作为硬件重置信号，一般不用。

表1 边界扫描IO引脚功能

低电平有效，异步复位边界扫描电路(在IEEE规范中，该引脚可选)。
        设计人员使用BST规范测试引脚连接时，再也不需要物理探针了，甚至能够在器件正常工作时捕获功能数据。器件的边界扫描单元能够从逻辑跟踪引脚信号，或是从引脚或器件核心逻辑信号中捕获数据。测试数据串行地移入边界扫描单元，捕获的数据串行移出芯片的外部同预期的结果相比较。